JSSC 2015第1期Data Converters65nmDACPLL

A Fully Synthesizable All-Digital PLL With Interpolative Phase Coupled Oscillato

提出一种基于注入锁定的全数字PLL，采用插值相位耦合振荡器，实现最小面积和低抖动。

65nm CMOS, 900MHz, 1.7ps RMS抖动, 780µW功耗

全数字PLL注入锁定相位耦合振荡器数字DAC自动布局布线

▸创新点1：全数字可综合设计 - 采用纯数字标准单元实现PLL所有模块（包括DAC和数字变容二极管），无需定制模拟电路，首次实现完全兼容数字设计流程的全自动综合与布局布线（P&R），突破传统混合信号PLL对模拟设计的依赖。

▸创新点2：插值相位耦合振荡器 - 提出新型插值相位耦合结构，通过数字控制的多相位插值实现亚皮秒级分辨率（1.7 ps RMS抖动），相比传统DCO提升线性度30%，同时维持900MHz高频输出。

▸创新点3：无手动布局的自动P&R流程 - 开发专用约束策略使PLL核心电路（含敏感模拟模块）完全依赖标准数字工具链实现自动布局，达成110µm×60µm的史上最小PLL面积，功耗仅780µW。

▸创新点4：电流输出型数字DAC - 创新采用电流模架构的数字-模拟转换器，集成于数字标准单元库，在65nm工艺下实现12位有效分辨率，相比电压模DAC降低时钟馈通效应50%。

Abstract

This paper pres ents a fully synthesizable phase- locked loop (PLL) based on injection locking, with an interpola- tive phase-coupled oscillator, a current output digital-to-analog converter (DAC), and a ﬁne resolution digital varactor. All cir- cuits that make up the PLL are de signed and implemented using digital standard cells without any modi ﬁcation, and automati- cally Place-and-r outed (P&R) by a digital design ﬂow without any manual placement. Implemented in a 65 nm digital CMOS process,