← 返回 JSSC 论文列表
📄 下载 JSSC 原文 PDF
JSSC 2015第2期RF & Wireless40nmPLL

A 087 W Transceiver IC for 100 Gigabit Ethernet in 40 nm CMOS Hyosup Won Taehun

40nm CMOS工艺下实现低功耗100Gb以太网收发器IC，功耗仅0.87W。
40nm CMOS, 0.87W, 28Gb/s, BER<10^-12
100Gb以太网低功耗收发器CMOS自测试
▸创新点1：相位旋转器延迟锁相环架构（Phase-Rotator-Based Delay-and Phase-Locked Loop, D/PLL）是一种方法创新，通过结合相位旋转器和延迟锁相环技术，显著提高了抖动过滤性能，支持无参考时钟获取，适用于高速28 Gb/s的CDR通道。
▸创新点2：多滴时钟分配方案（Multidrop Clock Distribution Scheme）是一种系统创新，通过共享单一电压控制振荡器和片上传输线（T-line），有效降低了功耗，同时支持四倍速率接收和发送方案，无需CML逻辑门。
▸创新点3：内置自测试模块（Built-In Self-Test Modules）是一种电路创新，集成了随机累积抖动生成器，能够在无需外部设备的情况下完成误码率（BER）和抖动容限自测试，显著提高了测试效率和可靠性。
▸创新点4：三抽头预加重技术（Three-Tap Pre-Emphasis）是一种电路创新，提供可变输出摆幅（478 mV至1.06 V），有效补偿信道损耗，支持高达25 dB的奈奎斯特速率信道损耗补偿，提升了信号完整性。
Abstract
This paper describes a low-power 100 Gigabit Ethernet transceiver IC compliant with IEEE802.3ba 100GBASE-LR4 in 40 nm CMOS. The proposed bidirectional full-duplex transceiver IC con tains a total of eight 28 Gb/s CDRs. Each CDR lane incorporates phase-rotator-based delay- and phase-locked loop (D/PLL) ar chitecture for enhanced jitter filtering. All the CDR lanes opera te independently while sharing a single voltage-controlled oscillat or and supporting referenceless clock acquisition. To reduce