JSSC 2015第2期Clocking & PLLs40nmPLL

A 25 GHz Fast-Lock Digital LC PLL With Multiphase Output Using a Magnetically-Co

一种采用磁耦合技术的25 GHz快速锁定数字LC PLL，适用于低功耗有线应用。

40 nm CMOS, 25 GHz, 392 fs jitter, 64 mW power, 0.1 mm² area

数字锁相环磁耦合快速锁定低功耗多相输出

▸创新点1：磁耦合振荡器设计生成八相输出（电路创新）。采用四个数字控制振荡器（DCOs）通过被动结构磁耦合，实现八相输出时钟，相位误差小于2°，相比传统有源耦合方案减少噪声和寄生电容，面积效率提升2倍。

▸创新点2：快速唤醒功能提高能效（系统创新）。通过一阶环路校准反馈时钟相位，并结合动态环路参数调整，在40个参考周期（100 ns）内完成锁定，支持电源循环以降低平均功耗，满足低功耗有线应用需求。

▸创新点3：紧凑设计减少寄生电容（电路创新）。磁耦合被动结构优化布局，显著降低高频耦合振荡器设计中的寄生布线电容，同时实现0.1 mm²的小面积，在25 GHz下功耗仅64 mW（其中多相DCO占23 mW）。

▸创新点4：动态环路参数调整技术（方法创新）。在唤醒过程中实时调整环路参数（如带宽、增益），加速锁定过程并提升稳定性，结合数字校准进一步优化了锁定时钟的相位精度和抖动性能（抖动仅392 fs）。

Abstract

A fast-wakeup bang-bang LC digital phase-locked loop (DPLL) suitable for low-power wireline applications is pre- sented. The PLL uses a novel oscillator design to genera te eight output phases using magnetic coupling. The fast-wakeup feature improves power efﬁciency by allowing PLL power-cycling while accommodating latency requirements. Fast lock upon wakeup is achieved by calibrating the phase of the feedback clock with respect to the reference clock using a ﬁrst-order loop and is further assis