← 返回 JSSC 论文列表JSSC 2015第2期RF & Wireless40nm
A 40 nm CMOS 195 mW55 mW Dual-Path Receiver AFE for Multi-Standard 85115 Gbs Ser
本文提出了一种用于8.5-11.5 Gb/s多标准应用的功耗和面积高效的双路径接收器模拟前端设计。
40nm CMOS, 195 mW (ADC路径), 55 mW (切片路径), 0.82 mm²
双路径接收器模拟前端ADC连续时间线性均衡器多标准应用
▸创新点1：双路径接收器设计（系统创新）。该设计采用ADC路径和slicer路径双通道架构，可同时支持多标准（8.5-11.5 Gb/s）应用，ADC路径针对高损耗背板信道（如10GBASE-KR）优化，slicer路径针对短距应用（如10GBASE-SR）优化，实现了灵活性和能效的平衡。
▸创新点2：低功耗6位10 Gs/s ADC（电路创新）。采用4X时间交织校正闪存ADC结构，通过数字校准技术补偿交织通道的偏移、增益和相位失配，在10.3125 GHz时钟速率下实现0.59 pJ/转换步的优异FoM，功耗仅195mW。
▸创新点3：连续时间线性均衡器（CTLE）设计（电路创新）。在高线性PGA后级联CTLE，为slicer路径提供5GHz奈奎斯特频率下10dB的总均衡能力，实测输入灵敏度达30mVppd，高频抖动容限0.35UIpp，显著超越标准要求。
▸创新点4：混合信号校准技术（方法创新）。针对ADC路径开发了数字后台校准算法，可补偿34dB插入损耗（5GHz时），在动态信道下仍保持6dB以上余量，显著提升10GBASE-LRM等标准的适应性。
Abstract
This paper presents the design of a power-
and area-ef ficient, high-performance dua l-path receiver
analog front-end (AFE) for wide multistandard applications
of 8.5–11.5 Gb/s, such as 10GBASE-LRM, 10GBASE-KR,
10GBASE-CX1, and 10GBASE-LR/SR. A common pro-
grammable gain ampli fier (PGA) with programmable peaking is
followed by ADC-based and slicer-based paths. The ADC-based
path employs a low-power, 6-bit 10 Gs/s, 4X time-interleaved, low
BER recti fied flash 10 Gs/s ADC that is digitally calibrate