← 返回 JSSC 论文列表JSSC 2015第3期Data ConvertersDAC
An Interleaved Full Nyquist High-Speed DAC Technique
提出一种采用两路交织架构的9位11GS/s DAC，实现全奈奎斯特带宽内SFDR超过50dB。
9bit 11GS/s, SFDR>50dB, IM3<-50dBc, 0.04mm², 110mW@1.0V
高速DAC交织架构奈奎斯特带宽电流舵DAC低功耗设计
▸创新点1：两路交织架构抑制杂散（方法创新）。通过采用双路交织的DAC架构，有效抑制了传统DAC中常见的杂散信号，从而在11 GS/s的高采样率下实现了超过50 dB的SFDR（无杂散动态范围）和低于50 dBc的IM3（三阶互调失真），显著提升了高频信号处理的线性度和纯净度。
▸创新点2：四重开关架构降低电源需求（电路创新）。通过引入四重开关架构，优化了电源分配和偏置生成电路，降低了整体系统的功耗需求。该设计在仅0.04 mm²的核心面积内实现了110 mW的功耗（1.0 V电源），展现了高效的电源管理能力。
▸创新点3：复用器开关工作在三极管区（电路创新）。将复用器开关设计为工作在三极管区，进一步降低了开关损耗和噪声，同时提高了电路的稳定性和响应速度。这一创新为高速DAC设计提供了新的电路优化方向。
▸创新点4：高效面积与功耗优化（系统创新）。通过结合交织架构、四重开关和三极管区工作模式，整体系统在极小的面积（0.04 mm²）和低功耗（110 mW）下实现了高性能（50 dB SFDR和50 dBc IM3），为高集成度、低功耗的DAC设计提供了范例。
Abstract
A 9 bit 11 GS/s DAC is presented that achieves an
SFDR of more than 50 dB across Nyquist and IM3 below 50 dBc
across Nyquist. The DAC uses a two-times interleaved architecture
to suppress spurs that typically limit DAC performance. Despite
requiring two current-steering DACs for the interleaved architec-
ture, the relative low demands on performance of these sub-DACs
imply that they can be implemented in an area and power efficient
way. Together with a quad-switching architecture to decrease de-