← 返回 JSSC 论文列表JSSC 2015第4期Data Converters40nmSAR ADCDAC
A 12 bit 160 MSs Two-Step SAR ADC With Background Bit-Weight Calibration Using a
一款12位160MS/s的两步SAR ADC，采用背景位权校准技术，实现高转换效率和低功耗。
12位, 160MS/s, 4.96mW, 0.042mm², 86.9dB SFDR, 66.7dB SNDR
SAR ADC背景校准低功耗高速转换CMOS
▸创新点1：背景位权校准技术（方法创新） - 利用比较器解析时间信息进行动态校准，解决了传统SAR ADC中因工艺偏差导致的位权失配问题，显著提升了ADC的线性度和动态范围（SFDR达86.9 dB）。
▸创新点2：子二进制DAC的应用（电路创新） - 在第一级SAR中采用亚二进制DAC结构，通过降低量化步长冗余度，实现了kT/C极限下的电容阵列微型化（面积仅0.042 mm²），同时保持12位分辨率。
▸创新点3：低增益残留放大器设计（系统架构创新） - 采用30 dB低增益放大器配合两级流水线结构，在仅消耗4.96 mW功耗的条件下支持160 MS/s高速转换，其Walden FoM低至20.7 fJ/step，突破了传统高增益放大器的能效瓶颈。
▸创新点4：宽带输入网络优化（电路创新） - 通过动态元件匹配和寄生补偿技术，使ADC在300 MHz输入频率下仍维持80 dB以上SFDR，解决了高频信号采样时的非线性失真问题。
Abstract
A 12 bit 160 MS/s two-step pipelined SAR ADC was
fabricated in a 40 nm CMOS low-leakage digital process. A bac k-
ground bit-weight calibration exploiting the comparator resolving
time information and the employment of a sub-binary DAC in
the first SAR stage are two key techniques in this wor k to attain
high conversion throughput and power savings at the same time
using a simple, low-gain (
30 dB) residue amplifier. The overall
architecture and the digital calibration also e nable the downsizing