← 返回 JSSC 论文列表JSSC 2015第4期Data ConvertersDelta-Sigma ADCDAC
A 23 mW, 73 dB Dynamic Range, 80 MHz BW Continuous-Time Delta-Sigma Modulator in 20 nm CMOS
一款功耗优化的连续时间ΔΣ调制器，适用于超过50MHz的输入带宽。
73 dB动态范围, 80 MHz带宽, 23 mW功耗
连续时间ΔΣ调制器功耗优化动态范围带宽数字校正
▸创新点1：反馈路径延迟最小化（系统创新）。通过优化反馈路径设计，显著减少信号传输延迟，提升系统整体响应速度，适用于80 MHz高带宽应用，动态范围达73 dB。
▸创新点2：数字方案替代传统DAC失配校正和环路延迟补偿（方法创新）。采用全数字技术替代传统模拟校正方法，降低电路复杂度，同时提高校正精度和稳定性，支持高动态范围（73 dB）和低功耗（23 mW）。
▸创新点3：采用功耗高效的运放拓扑结构（电路创新）。设计新型运放架构，在保证性能（峰值SNR 70 dB，SNDR 67.5 dB）的前提下显著降低功耗，整体功耗仅23 mW，FOM达168 dB。
▸创新点4：放宽环路滤波器带宽要求（系统创新）。通过优化系统参数设计，降低对环路滤波器带宽的依赖，减少功耗和面积开销，同时维持80 MHz的高输入带宽。
Abstract
This paper presents a continuous-time ΔΣ modulator targeted at optimizing power efficiency for input bandwidth exceeding 50 MHz. Delay in the feedback path is carefully mini- mized and traditional techniques for DAC mismatch correction and excess loop delay compensation are both replaced with digital schemes. Power is also minimized by relaxing loop filter BW requirements and using a power efficient opamp topology. The modulator achieves 73 dB dynamic range (DR) in 80 MHz BW while consuming 23 mW. The peak SNR is 70 dB and the peak SNDR is 67.5 dB, resulting in FOMs of 168 dB and 163 dB based on DR and SNDR, respectively.