← 返回 JSSC 论文列表JSSC 2015第4期Clocking & PLLs28nmPLL
A 27 GHz to 7 GHz Fractional-N LC-PLL Utilizing Multi-Metal Layer SoC Technology
提出一种28nm CMOS分数-N LC-PLL，采用多层金属技术实现面积缩减，频率范围2.7-7 GHz，功耗14 mW。
28nm CMOS, 2.7-7 GHz, 14 mW, RMS jitter 0.56 ps (整数模式), 1.1 ps (分数模式)
分数-N LC-PLL多层金属技术面积缩减垂直集成低功耗
▸创新点1：垂直布局集成技术（方法创新）。通过垂直布局集成技术，将双电感与PLL电路元件垂直堆叠，显著减少了芯片面积，同时避免了性能损失，实现了高效的空间利用。
▸创新点2：多层金属层双电感集成（电路创新）。利用多层金属层技术，将双电感垂直集成在PLL电路元件上方，优化了电感与电路的耦合，提升了整体电路的性能和稳定性。
▸创新点3：面积缩减至0.07 mm²（系统创新）。通过垂直布局和多层金属层集成技术，成功将PLL的面积缩减至0.07 mm²，为高密度集成电路设计提供了新的解决方案。
▸创新点4：宽频率范围覆盖（系统创新）。该PLL设计覆盖了从2.7 GHz到7 GHz的宽频率范围，同时保持了低功耗和高性能，RMS抖动在7 GHz时仅为0.56 ps（整数模式）和1.1 ps（分数模式）。
Abstract
Af r a c t i o n a l - NL C - P L Li n2 8n mC M O St h a tu s e s
vertical layout integration techniques to achieve area reduction
without performance penalties is proposed. The design utilizes
multi-metal layers to vertically integrate dual interposed inductors
on top of the active PLL circuit elements, resulting in an area of
0.07 mm 2. The PLL covers a wide-freq uency range from 2.7 GHz
to 7 GHz, consuming a total power of 14 mW. At 7 GHz, the RMS
jitter is 0.56 ps in integer mode and 1.1 ps