← 返回 JSSC 论文列表JSSC 2015第4期RF & Wireless28nmHigh-Speed LinkEqualizer
A 40 Gbs Serial Link Transceiver in 28 nm CMOS Technology Reza Navid Senior Mem
本文介绍了一种40 Gb/s的串行链路收发器，采用28 nm CMOS工艺，优化了芯片间通信并补偿20 dB信道损耗。
28nm CMOS, 40 Gb/s, 23.2 mW/Gb/s, 0.27 UI水平眼图开口, 120 mV垂直眼图开口
串行链路收发器均衡器时钟数据恢复28nm CMOS
▸创新点1：2-tap FFE发送均衡（方法创新） - 采用2抽头前馈均衡器（FFE）优化发送信号，有效补偿高达20 dB的信道损耗，提升信号完整性，适用于高速40 Gb/s传输场景。
▸创新点2：3-stage连续时间线性均衡器（电路创新） - 设计包含主动反馈的3级连续时间线性均衡器，显著改善接收端信号质量，结合其他均衡技术实现0.27 UI的水平眼图张开度。
▸创新点3：分路径CDR/DFE设计（系统创新） - 采用分离路径的时钟数据恢复（CDR）与判决反馈均衡（DFE）架构，同步实现宽带宽（1-10 MHz）和低抖动（0.8 UI p-p），提升系统稳定性。
▸创新点4：四分之一速率双积分保持采样（电路创新） - 接收端采用创新的四分之一速率双积分保持采样技术，降低采样噪声并提高时序精度，支持120 mV的垂直眼图张开度（BER=10^-9）。
Abstract
A 40 Gb/s serial link interface is presented that
includes four lanes of transceiver optimized for chip-to-chip
communication while compensating for 20 dB of channel loss.
Transmit equalization consists o f a 2-tap feed-forward equalizer
(FFE) while receive equalization includes a 2-tap FFE using a
transversal filter, a 3-stage continuous-time linear eq ualizer with
active feedback, and discrete-time equalizers consisting of a 17-tap
decision feedback equalizer (DFE) and a 3-tap sampled FFE.
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