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JSSC 2015第5期Clocking & PLLs65nm

A0 2 2p srms Integrated Noise 15 MHz Bandwidth Fourth-Order ΔΣ Time-to-Digital

提出一种四阶ΔΣ时间数字转换器，实现高分辨率和宽信号带宽。
65nm CMOS, 0.22ps rms噪声, 15MHz带宽, 300MS/s, 6.24mW
时间数字转换器ΔΣ调制器多级噪声整形时间域滤波器低功耗
▸创新点1：采用1-3多级噪声整形（MASH）架构，通过第一级的门控环形振荡器TDC（GRO-TDC）和第二级的时间域误差反馈滤波器，显著提高了时间数字转换的分辨率和信号带宽。该方法创新性地结合了两种不同的TDC技术，实现了在15 MHz带宽内0.22 ps rms的极低噪声性能。
▸创新点2：设计了基于时间寄存器、时间加法器和时间放大器的时间域误差反馈滤波器，作为第二级的单环三阶ΔΣ TDC。这种电路创新有效抑制了量化噪声，并通过时间域的信号处理简化了传统电压域滤波器的复杂性。
▸创新点3：在65 nm CMOS工艺下实现了低功耗设计，功耗仅为6.24 mW，同时芯片面积仅为0.03 mm²。这一系统创新通过优化的电路布局和高效的电源管理，在保证高性能的同时大幅降低了能耗和面积。
▸创新点4：通过第四阶ΔΣ调制器的高阶噪声整形特性，进一步提升了TDC的动态范围和线性度。这一方法创新为高精度时间测量应用提供了新的解决方案，尤其是在宽带宽和高分辨率需求场景下。
Abstract
In this paper, a fourth-order ΔΣ time-to-digital con- verter (TDC) is proposed to achieve high resolution and wide signal bandwidth. The proposed TDC is based on a 1–3 multi-stage-noise- shaping (MASH) architecture, wher e the first-stage is a gated-ring oscillator based TDC (GRO-TDC) an d the second-stage is a single- loop third-order ΔΣ TDC based o n a time-domain error-feedback filter using time registers, time adders and time amplifiers. Im- plemented in 65 nm CMOS process, the prototype TDC ac