← 返回 JSSC 论文列表JSSC 2015第5期Memory未明确提及Emerging Memory
Compact One-Transistor-N-RRAM Array Architecture for Advanced CMOS Technology
提出一种高密度1TNR RRAM阵列架构，解决互连线压降问题并验证可行性。
未明确提及
RRAM高密度存储1TNR架构互连线压降测试芯片
▸创新点1：紧凑型1TNR阵列架构（电路创新） - 提出了一种新型的一晶体管N电阻式随机存取存储器（1TNR）阵列架构，通过共享单个晶体管控制多个RRAM单元，显著提高了存储密度，同时降低了外围电路复杂度，适用于高密度集成。
▸创新点2：互连线压降影响的紧凑模型（方法创新） - 开发了一种高效的紧凑模型，用于分析互连线压降对RRAM阵列性能的影响，该模型可快速评估任意阵列尺寸下的电压分布，为未来技术节点的最大可行阵列规模提供了设计依据。
▸创新点3：集成RRAM的1T4R测试芯片（系统创新） - 设计并实现了概念验证性的1T4R测试芯片，展示了完全集成的RRAM器件和交叉点阵列结构，通过特定的形成序列验证了架构的可行性和可靠性，实测数据支持高密度操作。
▸创新点4：优化的读写与解码方案（电路创新） - 针对1TNR架构提出了配套的读写操作和解码策略，解决了多RRAM单元共享晶体管时的寻址和信号完整性挑战，提升了阵列的整体能效比。
Abstract
For RRAM to be a cost-competitive candidate for
high-density and high-capacity commercial products, some archi-
tectural-level challenges must be tackled. In this paper, research
results that advance the design of high-density RRAM arrays are
presented. We first focus on the scaling effects of on-chip inter-
connects on RRAM array performance. Due to the continuously
shrinking process feature size, th e voltage drop along the intercon-
nect gradually reduces the voltage available to operate the R