JSSC 2015第7期Clocking & PLLs28nmPLLNeural Network Accelerator

A 600 µA 32 kHz Input 960 MHz Output CP-PLL With 530 ps Integrated Jitter in 28

本文提出一种低功耗CP-PLL，采用双路径环路滤波器减少电阻噪声，集成抖动530 ps。

28nm FD-SOI, 1.62V模拟供电, 0.65V数字供电, 600 µA电流, 530 ps集成抖动

低功耗CP-PLL双路径环路滤波器电阻噪声减少集成抖动

▸创新点1：双路径环路滤波器减少电阻噪声（方法创新）。通过引入双路径环路滤波器，有效降低了电阻噪声，且无需额外有源组件，显著提升了PLL的噪声性能，同时避免了面积和功耗的增加。

▸创新点2：反向亚阈值泄漏补偿源切换电荷泵（电路创新）。采用反向亚阈值泄漏补偿技术，优化了源切换电荷泵的设计，显著改善了参考杂散性能，提升了PLL的整体输出质量。

▸创新点3：无额外有源组件的设计（系统创新）。在实现双路径环路滤波器时，未引入额外的有源组件，保持了系统的简洁性，降低了功耗和面积开销，同时确保了高性能的实现。

▸创新点4：低功耗与高性能的平衡（系统创新）。在1.62V模拟电源电压和0.65V数字电源电压下，实现了600µA的低电流消耗和530ps的集成抖动，展示了在低功耗和高性能之间的出色平衡。

Abstract

This paper presents a 32 kHz input and 960 MHz output low-power charge-pump phase-locked loop (CP-PLL) with a novel dual-path loop-ﬁlter for res istor noise reduction technique. T h er e s i s t o rn o i s er e d u c t i o nt e c h nique using dual-path loop-ﬁlter involves no “additional” active c omponent; area/power overhead compared to the conventional C P-PLL. Reverse sub-threshold leakage compensated source-sw itched charge-pump (SS-CP) is employed in the PLL for improved reference spur per