JSSC 2015第8期RF & Wireless20nm

A 05163 Gbs Fully Adaptive Flexible-Reach Transceiver for FPGA in 20 nm CMOS Yoh

20nm CMOS FPGA中嵌入的0.5-16.3 Gb/s全自适应无线收发器

28 dB损耗背板16.3 Gb/s BER<10^-12

自适应收发器FPGACMOSCTLEDFE

▸创新点1：带宽可调CTLE（电路创新） - 采用带宽可调的连续时间线性均衡器（CTLE），通过动态调整带宽和增益来适应不同信道损耗特性，支持0.5-16.3 Gb/s的宽范围数据速率，显著提升信号完整性。

▸创新点2：11抽头1位推测DFE拓扑（电路创新） - 改进的11抽头1位推测判决反馈均衡器（DFE）结构，通过优化抽头数量和位宽，在高速率下实现低误码率（BER<10^-12），同时降低功耗和延迟。

▸创新点3：低抖动LC-PLL（电路创新） - 采用无预分频器的同步CMOS分频器设计，实现16-257的连续分频比，结合正交误差校正电路，显著降低时钟抖动，满足PCIe Gen3/Gen4的严格抖动容限要求。

▸创新点4：全自适应时钟数据恢复（CDR）系统（系统创新） - 低延迟数字CDR架构支持多协议兼容，通过高跟踪带宽设计在高速率（如16.3 Gb/s）下保持稳定锁定，同时适应传统10G-KR信道特性。

Abstract

This paper describes a 0.5–16.3 Gb/s fully adaptive w i r e l i n et r a n s c e i v e re m b e d d e di n2 0n mC M O SF P G A .T h e receiver utilizes bandwidth adjustable CTLE and adjustable output capacitance at the AGC to support wide range of channel loss proﬁles. A modiﬁed 11-tap, 1 bit speculative DFE topology provides reliable operation across all data rates. Low-latency digital CDR ensures high tracking bandwidth while still pro- viding ﬂexibility to support mult iple protocols. The tra