JSSC 2015第8期Wireline I/O2y-nm DRAM CMOSDRAM

A 11 V 2y-nm 435 Gbspin 8 Gb LPDDR4 Mobile Device With Bandwidth Improvement Tec

本文提出了一种LPDDR4设计，通过多通道架构和低摆幅接口等技术，实现了39%的能效提升和4.3 Gbps的数据速率。

1.1 V, 4.3 Gbps

LPDDR4能效提升多通道架构低摆幅接口训练模式

▸多通道每芯片架构：采用多通道设计显著提升数据传输带宽，每个芯片集成独立通道，实现并行数据处理，相比传统单通道架构带宽提升39%以上，属于系统级创新。

▸多种训练模式：引入动态训练机制优化信号完整性，支持周期性校准和按需训练，降低时序误差，在1.1V电压下实现4.3Gbps高速率，属于方法创新与电路设计结合。

▸低摆幅接口：通过降低信号摆幅减少功耗，同时集成自适应均衡技术维持信号质量，使能效比LPDDR3提升39%，属于电路级功耗优化创新。

▸内部参考生成：集成高精度参考电压源，为数据和命令地址信号提供稳定基准，减少外部依赖并提升抗干扰能力，属于模拟电路设计创新。

Abstract

The demands on higher bandwidth with reduced power consumption in mobile ma rket are driving mobile DRAM with advanced design techni ques. Proposed LPDDR4 in this paper achieves over 39% improvement in power efﬁciency and over 4.3 Gbps data rate with 1.1 V supply voltage. These are challenging targets compared with those of LPDDR3. This work describes design schemes employed in LPDDR4 to satisfy these re- quirements, such as multi-channel-per-die architecture, multiple training modes, low-swing