← 返回 JSSC 论文列表JSSC 2015第8期RF & Wireless65nm
A 5064 Gbs Serializing Transmitter With a 4-Tap LC-Ladder-Filter-Based FFE in 65
本文提出了一种基于LC梯型滤波器的4抽头FFE结构，用于50-64 Gb/s串行化发射机。
64.5 Gb/s, 3.1 pJ/bit
串行化发射机LC梯型滤波器FFE多路复用器65nm CMOS
▸创新点1：LC梯型滤波器FFE结构（电路创新）：采用LC梯型滤波器设计方法，显著提升了延迟线和输出组合器的带宽，优化了信号传输性能，支持高达64.5 Gb/s的数据速率。
▸创新点2：输出组合器优化减少电感数量（电路创新）：通过合理设计输出组合器的布局，减少了所需电感的数量，从而降低了芯片面积，提升了集成度和成本效益。
▸创新点3：新型4:1多路复用器降低功耗（电路创新）：引入一种新型4:1多路复用器作为串行器的最终级，有效降低了整体功耗，实现了3.1 pJ/bit的高能效比。
▸创新点4：65 nm CMOS工艺实现高能效（系统创新）：基于65 nm CMOS工艺设计并制造，在保证高性能的同时实现了低功耗和高集成度，展示了工艺与设计的协同优化。
Abstract
This paper presents a complete 50–64 Gb/s serializing
transmitter including a 4-tap e qualizer. An LC-based FFE struc-
ture is proposed. The FFE improves the bandwidth of th ed e l a y
line and the output combiner by applying the design methodology
of LC-ladder filters. Proper arran gement of the output combiner
reduces the required number of inductors and hence r educes the
area. In addition, a novel 4:1 multiplexer (MUX) is used as the final
stage of the serializer to reduce power. Designed and