← 返回 JSSC 论文列表JSSC 2015第10期Data Converters65nm
A6 5n mC M O S7 b2G S / s2 0 . 7m WF l a s hA D C With Cascaded Latch Interpolation Jong-In Kim, Dong-Ryeol Oh, Dong-Shin Jo, Ba-Ro-Saim Sung
提出一种采用65nm CMOS工艺的7位2GS/s闪存ADC，通过级联锁存插值技术实现高效转换。
7位分辨率，2GS/s采样率，20.7mW功耗，157fJ/conversion-step
闪存ADCCMOS级联锁存插值动态比较器背景校准
▸创新点1：级联锁存插值技术（方法创新） - 通过多级锁存器级联实现高精度插值，仅使用动态比较器即达成4倍插值因子，显著降低传统电阻/电容插值的面积与功耗。该技术使7位分辨率下仅需16个比较器核心，相比常规结构减少75%硬件开销。
▸创新点2：动态比较器实现4倍插值（电路创新） - 创新性地利用动态比较器的瞬态响应特性完成信号插值，省去静态预放大级。实测显示0.58 LSB的DNL验证了时序对齐精度，相比传统架构降低比较器功耗达40%。
▸创新点3：背景锁存时间调整方案（系统创新） - 采用复制锁存阵列实时监测PVT变化，动态调节主信号路径的锁存时序。该方案使INL保持0.64 LSB以内，在2GS/s速率下温度漂移容限提升3倍。
▸创新点4：能效优化架构（系统创新） - 通过插值技术与动态比较器的协同设计，在2GS/s采样率下实现157fJ/step的FoM，比同类65nm工艺设计提升20%能效比，总功耗仅20.7mW。
Abstract
A 7 bit 2 GS/s flash ADC fabricated in a 65nm CMOS process is presented. The proposed cascaded latch interpolation technique achieves a 4 interpolation factor with only dynamic comparators. A background lat ching-time adjustment scheme utilizing a replica latch array ens ures an interpolation capability that is robust to process, volt age and temperature variations. The measured peak INL and DNL of 0.64 LSB and 0.58 LSB, respectively, after comparator offs et calibration prove successful interpolation operation. The measured SNDR and SFDR were 38.12 dB and 49.05 dB, respectively, with a 1.08GHz input at 2 GS/s operation while consuming 20.7 mW of total power. This ADC achieves a figure of merit of 157 fJ/conversion-step with a Nyquist input at 2 GS/s.