JSSC 2015第10期Data Converters65 nm

A 15 µm-Pitch 87-ENOB 13-Mcellssec Logarithmic Readout Circuit for Multi-Level C

提出一种用于多层相变存储器的15微米间距读出电路，采用两步5位对数ADC架构，实现高速高精度读取。

15 µm间距, 87-ENOB, 13 Mcells/sec, 1.2 V供电

相变存储器读出电路对数ADC高精度高速

▸创新点1：采用两步5位对数ADC架构（系统创新），通过粗转换和精转换的协同设计，显著提高了多级相变存储器的读取精度，实现了87-ENOB的高分辨率，同时优化了转换速度。

▸创新点2：引入电流模式2位闪存ADC进行粗转换（电路创新），结合流水线架构，将读取速率提升至13 Mcells/sec，显著提高了系统的吞吐量，同时降低了功耗。

▸创新点3：基于积分的残差生成技术（方法创新），有效降低了电路噪声，提高了信号处理的准确性，实现了8.7 ENOB的高信噪比，同时优化了电路的线性度。

▸创新点4：采用15 µm间距的紧凑单通道读出电路（电路创新），通过列并行读出结构，实现了高密度集成，同时保持了低功耗（105 µW/通道）和高性能。

Abstract

This paper presents a narrow-pitch readout cir- cuit for multi-level phase change memory (PCM) employing an architecture of two-step 5 bit logarithmic ADC. A single-slope-ar- chitecture based ﬁne ADC yields a 15 m-width compact single channel readout circuit for column parallel readout structure. A current-mode 2 bit ﬂash ADC for coarse conversion and the pipelined architecture between the coarse and ﬁne conversion enhance the readout rate up to 13 Mcells/sec. With the enhanced residue accuracy