← 返回 JSSC 论文列表JSSC 2015第11期Clocking & PLLs65nmDLL
A Wide-Range Low-Power All-Digital Delay-Locked Loop With Cyclic Half-Delay-Line
一款采用65nm CMOS技术的宽范围低功耗全数字延迟锁定环，具有循环半延迟线架构。
3 MHz至1.8 GHz, 94μW至9.5mW, 0.0153mm²面积
全数字延迟锁定环低功耗宽范围循环半延迟线快速锁定
▸循环半延迟线架构（方法创新）：通过使用相同类型的延迟线进行循环延迟确定和粗锁定，实现了小面积和快速锁定的设计目标，频率范围覆盖3 MHz至1.8 GHz。
▸新型延迟结构设计（电路创新）：开发了用于循环延迟单元和粗延迟线的新型延迟结构，优化了延迟精度和功耗效率，支持宽频率范围操作。
▸自动绕过循环操作以降低功耗（系统创新）：在高频操作时自动绕过循环操作，结合时钟门控技术，显著降低功耗，实测在1.8 GHz时功耗仅为9.5 mW。
▸高集成度与低抖动性能（性能创新）：通过上述技术组合，芯片面积仅为0.0153 mm²，同时实现3 ps的峰峰值抖动，展现了优异的面积效率与信号完整性。
Abstract
A 3 MHz-to-1.8 GHz, 94 W-to-9.5 mW, all-digital
delay-locked loop (ADDLL) us ing 65-nm CMOS technology is
presented. In this paper, a cyclic h alf-delay-line architecture that
uses the same type of delay lines for cyclic delay determination
and coarse locking is proposed and used to achieve the design
goals of small footprint and fast locking for a large operating
frequency range. In addition, a new delay structure is developed
for the cyclic delay units and coarse delay line. In addition to
clo