JSSC 2015第12期RF & Wireless28nmDAC

A 5 GSs 150 mW 10 b SHA-Less PipelinedSAR Hybrid ADC for Direct-Sampling Systems

本文介绍了一种28nm CMOS 10位SHA-less流水线/SAR混合ADC，用于直接采样系统，功耗低至150mW。

28nm CMOS, 1.8V/1V, 5GS/s, 150mW, 0.5mm²

SHA-less流水线/SAR混合ADC直接采样系统低功耗时间交织

▸创新点1：SHA-less设计（电路创新）。该ADC采用无采样保持放大器（SHA-less）设计，简化了前端电路结构，降低了功耗和复杂度，同时通过过范围校准环路确保在多GHz输入下的稳定工作。

▸创新点2：MDAC和SAR参考校准技术（方法创新）。提出了一种校准技术，用于对齐MDAC和SAR的参考电压，避免了因参考电压失配导致的积分非线性（INL）恶化，提升了ADC的整体线性度。

▸创新点3：过范围校准环路（系统创新）。引入过范围校准环路，使ADC能够在多GHz输入频率下稳定工作，扩展了ADC的输入范围，同时降低了前端电路的复杂度。

▸创新点4：混合架构优化（系统创新）。结合流水线ADC和SAR ADC的优势，采用2.5b MDAC前端和8b SAR后端的分级量化架构，显著降低了功耗和复杂度，同时保持了高采样率（5 GS/s）和高分辨率（10b）。

Abstract

This paper presents a 28 nm CMOS 10 b SHA-less pipelined/SAR hybrid ADC, design ed to enable a direct-sampling receiver system. To achieve low power at 5 GS/s, the ADC com- bines pipelined and SAR quantizers, powered at 1.8 V and 1 V , respectively. A 2.5 b 2-way time-in terleaved 2.5 GS/s multiplying digital-to-analog converter (MDAC) is followed by an 8 b 8-way time-interleaved 625 MHz successive-approximation register (SAR). This architecture combines the beneﬁts of both ADC topologies and al