← 返回 JSSC 论文列表JSSC 2015第12期Clocking & PLLs65nm
Design and Analysis of Low-Power High-Frequency Robust Sub-Harmonic Injection-Lo
提出一种低抖动、低功耗的LC注入锁定时钟倍频器，采用数字频率跟踪环路确保鲁棒性。
65nm CMOS, 0.25mm², 6.75–8.25 GHz, 190 fs rms, 2.25 mW
低抖动低功耗注入锁定频率跟踪相位域响应
▸创新点1：脉冲门控技术实现频率跟踪（方法创新）。该技术通过动态调节振荡器的自由运行频率，确保在PVT（工艺、电压、温度）变化下的鲁棒性，显著提升了系统的稳定性和可靠性。
▸创新点2：解耦频率调谐与注入路径（系统创新）。通过分离频率调谐和注入路径，解决了注入锁定PLL中的竞争条件问题，使相位锁定条件仅由注入路径决定，从而简化了系统设计并提高了性能。
▸创新点3：精确的大信号相位域响应分析（理论创新）。该分析捕捉了注入锁定振荡器（ILO）锁定范围的非对称性，以及频率误差对注入强度和相位噪声性能的影响，为设计提供了更准确的理论依据。
▸创新点4：高性能指标（电路创新）。原型在65 nm CMOS工艺中实现，输出时钟范围为6.75–8.25 GHz，集成抖动仅为190 fs rms，功耗2.25 mW，FoM达到-251 dB，是目前报道的高频时钟乘法器中的最佳性能。
Abstract
A low-jitter, low-power LC-based injection-locked
clock multiplier (ILCM) with a digital frequency-tracking loop
(FTL) is presented. Based on a pulse gating technique, the pro-
posed FTL continuously tunes the oscillator’s free-running fre-
quency to ensure robust operation across PVT variations. The
FTL resolves the race condition existing in injection-locked PLLs
by decoupling frequency tuning from the injection path, such that
the phase-locking condition is only determined by the injection
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