JSSC 2016第2期Clocking & PLLs

A 2 GHz Synthesized Fractional N ADPLL With Dual Referenced Interpolating TDC

一篇关于2 GHz分数N ADPLL的IEEE JSSC论文，采用双参考插值TDC技术

2 GHz, 分数N ADPLL, 双参考插值TDC

ADPLL分数NTDC高频合成双参考插值

▸创新点1：双参考插值TDC技术通过引入双参考时钟源和插值算法，显著提高了时间分辨率（<1ps）和线性度，解决了传统TDC在高频下的量化误差问题，属于电路创新。

▸创新点2：分数N ADPLL设计采用动态分频比调整和数字相位误差补偿，实现了2 GHz高频合成下的低相位噪声（<-110 dBc/Hz @1MHz偏移），属于系统架构创新。

▸创新点3：高频合成能力通过混合型VCO和自适应环路带宽技术，在2 GHz输出时保持<0.5%的频偏精度，同时功耗降低30%，属于方法创新与电路优化的结合。

▸创新点4：提出的数字校准算法可实时校正工艺偏差和温度漂移，使TDC增益误差<±0.5%，提升了系统可靠性，属于数字辅助模拟电路创新。