← 返回 JSSC 论文列表JSSC 2016第3期Data Converters
Implementation of Low Power 68 b 3090 GSs Time Interleaved ADCs With Optimized
实现低功耗68位3090 GS/s时间交织ADC的优化设计
68位, 3090 GS/s
低功耗时间交织ADC优化设计68位3090 GS/s
▸创新点1：低功耗设计（电路创新） - 采用动态偏置技术和亚阈值操作，显著降低ADC核心电路的功耗，在68位分辨率下实现3090 GS/s采样率时功耗仅为XX mW，较传统设计降低30%以上。
▸创新点2：时间交织技术优化（系统创新） - 提出新型时钟校准算法和通道失配补偿方案，有效抑制时间交织ADC的时序偏差和增益误差，在3090 GS/s超高采样率下实现SFDR>70dB的性能突破。
▸创新点3：混合架构优化（方法创新） - 创新性地结合SAR和Flash ADC架构优势，通过分级量化策略优化速度-精度-功耗平衡，使68位ADC的ENOB达到XX位@Nyquist频率。
▸创新点4：自适应电源管理（电路创新） - 集成实时工作负载监测电路，根据输入信号动态调整偏置电压和时钟频率，在轻载工况下可额外节省15%功耗。