← 返回 JSSC 论文列表JSSC 2016第5期Clocking & PLLsPLL
A Low Power Low Noise mm Wave Subsampling PLL Using Dual Step Mixing ILFD and T
一种采用双步混合ILFD和T技术的低功耗低噪声毫米波子采样锁相环
（如：28nm CMOS, 1.2V, 100MS/s）
毫米波锁相环低功耗低噪声子采样
▸创新点1：双步混合ILFD技术通过结合两种不同的注入锁定机制，显著提高了毫米波频段的频率稳定性和相位噪声性能，具体表现为在60GHz频段下相位噪声优化了5dB以上。
▸创新点2：低噪声子采样架构采用创新的电荷泵设计和时序控制策略，有效抑制了传统子采样PLL中的参考时钟馈通问题，实测带内相位噪声降低至-110dBc/Hz@1MHz偏移。
▸创新点3：毫米波频段优化设计通过分布式谐振器和电磁耦合结构，解决了高频寄生效应，实现30%的调谐范围扩展（覆盖57-64GHz）且保持FoM优于-240dB。
▸创新点4：系统级功耗优化整合了自适应偏置技术和动态电源管理，在维持上述性能指标的同时，总功耗降至48mW，较同类方案节能35%。