← 返回 JSSC 论文列表JSSC 2016第6期Data ConvertersPLL
A 22 GHz 242 dB FOM 42 mW ADC PLL Using Digital Sub Sampling Architecture
采用数字子采样架构的22 GHz ADC PLL，实现242 dB FOM和42 mW功耗
22 GHz, 242 dB FOM, 42 mW
ADC PLL数字子采样高FOM低功耗22 GHz
▸创新点1：数字子采样架构（方法创新）。该论文采用数字子采样架构，通过高精度时间数字转换器（TDC）和数字信号处理（DSP）技术，显著降低了相位噪声和抖动，实现了242 dB的高FOM（品质因数），适用于高频（22 GHz）应用场景。
▸创新点2：高FOM设计（性能创新）。通过优化环路滤波器和压控振荡器（VCO）的设计，该ADC PLL在22 GHz工作频率下实现了242 dB的FOM，突破了传统PLL的性能瓶颈，为高频低噪声应用提供了新解决方案。
▸创新点3：低功耗优化（电路创新）。采用动态偏置技术和电源管理策略，将功耗降低至42 mW，同时保持高性能指标。这种低功耗设计特别适合移动设备和物联网（IoT）应用。
▸创新点4：系统级集成创新（系统创新）。该设计将ADC与PLL深度融合，通过数字子采样技术简化了系统架构，减少了模拟电路复杂度，提升了整体系统的可靠性和可扩展性。