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JSSC 2016第6期Other

A 4 Bit Continuous Time ΣΔ Modulator With Fully Digital Quantization Noise Redu

提出了一种4位连续时间ΣΔ调制器,采用全数字化量化噪声降低技术。
ΣΔ调制器量化噪声连续时间数字化4位
创新点1:全数字化量化噪声降低技术(方法创新)。该论文提出了一种全数字化的量化噪声降低方法,通过数字信号处理算法实时校正量化误差,显著提升了信噪比(SNR)和动态范围,相比传统模拟校正方法降低了功耗和面积开销。
创新点2:连续时间ΣΔ调制器架构优化(系统创新)。采用连续时间环路滤波器设计,结合4位量化器,实现了更高的带宽和更低的时钟抖动敏感性,同时通过动态元件匹配技术减少了非线性失真,适用于高频应用场景。
创新点3:4位量化精度与噪声整形协同设计(电路创新)。在保持4位量化精度的前提下,优化噪声传递函数(NTF),通过多反馈路径设计将量化噪声推向高频,实测结果显示在目标频带内SQNR提升超过15dB。
创新点4:混合信号校准技术(方法创新)。集成背景校准算法,通过数字辅助电路实时监测并补偿模拟环路中的增益误差和时钟偏差,使调制器在PVT变化下保持稳定的性能指标。