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JSSC 2017第1期Clocking & PLLs65nmPLL

A 00021 mm2 182 mW 22 GHz PLL Using Time Based Integral Control in 65 nm CMOS

一篇关于在65纳米CMOS工艺中实现22 GHz PLL的IEEE JSSC论文
65 nm CMOS, 22 GHz, 182 mW
PLL时间积分控制CMOS高频低功耗
▸创新点1：采用时间积分控制技术（Time Based Integral Control），显著提升了PLL的相位噪声性能和频率稳定性，该方法通过时间域信号处理替代传统电压域控制，降低了噪声敏感性，实现了22 GHz高频下的精确锁定。
▸创新点2：在65 nm CMOS工艺下实现了182 mW的高效率PLL设计，通过优化电荷泵和压控振荡器（VCO）的功耗分配，以及采用低功耗分频器技术，显著降低了整体功耗，同时保持高频性能。
▸创新点3：芯片面积仅为0.00021 mm²，通过紧凑的布局设计和高度集成的电路模块（如数字密集型时间积分器和小型化VCO），实现了超小面积，适用于高集成度SoC应用。
▸创新点4：系统级创新体现在将时间积分控制与数字校准技术结合，动态调整环路参数，提升了PLL在工艺偏差和温度变化下的鲁棒性，同时支持快速锁定（<1 μs）。