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JSSC 2017第1期Memory20nmDRAM

A 12 V 20 nm 307 GB s HBM DRAM With At Speed Wafer Level IO Test Scheme and Ada

一篇关于12V 20nm DRAM技术的IEEE JSSC论文,介绍了高速HBM和晶圆级IO测试方案。
12V, 20nm, 307 GB/s
DRAMHBM晶圆级测试20nm工艺高速接口
创新点1:12V 20nm DRAM技术(电路创新) - 采用12V供电的20nm工艺节点DRAM设计,显著提升了存储密度和能效比,同时解决了高电压下纳米级工艺的可靠性挑战。
创新点2:高速HBM(307 GB/s)(系统创新) - 实现307 GB/s的高带宽内存(HBM)接口,通过优化的信号完整性和并行数据传输架构,满足高性能计算和AI应用的带宽需求。
创新点3:晶圆级IO测试方案(方法创新) - 开发了一种晶圆级IO测试方案,支持全速测试(At Speed),显著提高了测试效率和覆盖率,降低了量产测试成本。
创新点4:自适应电源管理(电路创新) - 集成了自适应电源管理技术,动态调整供电电压和时钟频率,以优化功耗和性能的平衡,适用于不同工作负载场景。