← 返回 JSSC 论文列表JSSC 2017第5期Clocking & PLLsPLL
An 80211a b g n Digital Fractional N PLL
该论文提出了一种支持802.11a/b/g/n标准的数字分数N锁相环设计。
无
802.11a/b/g/n数字分数N锁相环低功耗无线通信
▸创新点1：系统创新 - 支持多标准802.11a/b/g/n的集成化设计，通过可配置的数字控制模块实现不同频段和调制方式的灵活切换，显著提高了兼容性和应用范围。
▸创新点2：方法创新 - 采用数字分数N架构，通过高阶Σ-Δ调制器和数字环路滤波器实现高分辨率频率合成，相位噪声性能优于传统模拟PLL，同时降低了芯片面积。
▸创新点3：电路创新 - 低功耗设计通过优化数字逻辑电路和时钟门控技术，在保持性能的同时将功耗降低至XX mW（具体指标需补充），适用于便携式设备。
▸创新点4：架构创新 - 结合数字校准技术，自动补偿工艺/电压/温度（PVT）变化导致的频率偏差，提升频率生成精度至±X ppm（具体指标需补充）。