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JSSC 2017第6期Data Converters65nmSAR ADC

A 12 GSs 8 bit Two Step SAR ADC in 65 nm CMOS With Passive

65nm CMOS工艺下采用无源残差传输的12GS/s 8位两步式SAR ADC设计
65nm CMOS, 12GS/s, 8bit
SAR ADC高速模数转换器无源残差传输65nm CMOS两步式结构
创新点1:两步式SAR架构(方法创新) - 该论文采用了两步式SAR架构,通过将转换过程分为粗量化与细量化两步,显著提高了转换速度,同时保持了较低的功耗。具体实现中,粗量化阶段快速确定信号的大致范围,细量化阶段精确调整,最终实现了12 GS/s的高速转换性能。
创新点2:无源残差传输技术(电路创新) - 论文提出了一种新颖的无源残差传输技术,通过被动元件(如电容和电阻)实现残差信号的传递,避免了传统有源放大器的功耗问题。这一技术不仅降低了整体功耗,还提高了系统的线性度和稳定性,特别适用于高速高精度ADC设计。
创新点3:高速低功耗设计(系统创新) - 该ADC在65 nm CMOS工艺下实现了12 GS/s的采样率和8 bit分辨率,同时功耗控制在极低水平。通过优化比较器、DAC和时钟网络的设计,系统在高速运行时仍能保持优异的能效比,适用于宽带通信和高速数据采集系统。
创新点4:工艺适应性优化(可选) - 论文还针对65 nm CMOS工艺的特性进行了专门优化,包括寄生效应抑制和布局匹配技术,确保了在先进工艺节点下的高性能和可靠性,为类似工艺的ADC设计提供了参考。