← 返回 JSSC 论文列表
📄 下载 JSSC 原文 PDF
JSSC 2017第8期Memory65nmSRAM

A 140 mV Variation Tolerant Deep Sub Threshold SRAM in 65 nm CMOS

提出了一种在65nm CMOS工艺下,耐受140mV电压变化的深亚阈值SRAM设计。
65nm CMOS, 140mV
深亚阈值SRAMCMOS电压变化低功耗
创新点1:深亚阈值设计方法创新,通过优化晶体管工作点,使SRAM在140 mV的超低电压下稳定运行,显著降低功耗,同时保持数据完整性。
创新点2:电压变化耐受性电路创新,采用自适应偏置技术和动态电压调节机制,有效应对工艺、电压和温度(PVT)变化,确保SRAM在极端条件下的可靠性。
创新点3:低功耗SRAM系统创新,结合了多级功耗管理策略和高效的读写控制电路,在保持高性能的同时,将静态和动态功耗降至最低,适用于物联网和可穿戴设备。
创新点4:65 nm CMOS工艺下的优化创新,通过精细的版图设计和工艺参数调整,最大限度地减少了漏电流和寄生效应,提升了SRAM的整体能效比。