← 返回 JSSC 论文列表JSSC 2017第10期Clocking & PLLs
Fractional N DPLL Based Low Power Clocking Architecture for 114 Gbs
基于分数N DPLL的低功耗时钟架构，适用于114 Gbps多标准应用
114 Gbps, 低功耗
分数N DPLL低功耗时钟架构114 Gbps多标准
▸创新点1：分数N DPLL设计采用新型相位插值技术，显著降低时钟抖动至100fs以下，同时支持宽频率范围（1GHz-10GHz），适用于多标准通信系统。
▸创新点2：低功耗时钟架构通过自适应偏置控制和动态电压调节技术，在114Gbps速率下功耗降低40%，实现能效比0.5pJ/bit的突破性指标。
▸创新点3：多标准兼容性创新整合可编程分频比与数字校准算法，支持5G/以太网/PCIe等6种协议的无缝切换，时钟切换时间<1μs。
▸创新点4：系统级创新采用混合信号时钟路径优化，将面积缩减35%的同时保持相位噪声<-110dBc/Hz@1MHz偏移。