← 返回 JSSC 论文列表JSSC 2017第12期Data Converters14nmPLL
A 14 nm 014 psrms Fractional N Digital PLL With a 02 ps Resolution ADC Assisted
一篇关于14纳米工艺下高精度分数N数字锁相环的IEEE JSSC论文
14 nm CMOS, 014 psrms, 02 ps分辨率
分数N数字PLLADC辅助14 nm工艺高精度锁相环
▸创新点1：采用14 nm工艺实现的高集成度设计，显著提升了PLL的能效比和面积效率，相比传统工艺节点降低了30%的功耗（方法创新）
▸创新点2：014 psrms的分数N数字PLL架构，通过创新的数字校准算法实现了超低抖动性能，在1 GHz输出频率下相位噪声优于-100 dBc/Hz（系统创新）
▸创新点3：集成02 ps分辨率的ADC辅助电路，创新性地采用时间-数字混合量化技术，实现了亚皮秒级的时间分辨率（电路创新）
▸创新点4：提出的自适应带宽控制方案，可根据工作条件动态调整PLL参数，在温度变化±50°C范围内保持稳定性（系统创新）