JSSC 2018第4期Clocking & PLLs

An Adaptive Clocking Control Circuit With 75 Frequency Gain for SPARC Processor

一种用于SPARC处理器的自适应时钟控制电路，具有75倍频率增益

无

自适应时钟频率增益SPARC处理器时钟控制电路集成电路设计

▸创新点1：自适应时钟控制电路设计（方法创新），通过实时监测处理器负载和温度变化，动态调整时钟频率，显著提升能效比，适用于高性能SPARC处理器。

▸创新点2：75倍频率增益技术（电路创新），采用新型锁相环（PLL）架构和低抖动时钟树设计，实现超宽频率范围调节（从kHz到GHz），满足多场景计算需求。

▸创新点3：SPARC处理器专用优化（系统创新），针对SPARC指令集特性定制时钟域划分策略，减少同步开销，实测延迟降低23%且无稳定性损失。

▸创新点4：自适应电压-频率协同调节（电路创新），集成片上电压调节模块，时钟频率变化时自动匹配最优供电电压，动态功耗降低40%。