← 返回 JSSC 论文列表JSSC 2018第4期Digital Circuits
Recryptor A Reconfigurable Cryptographic Cortex M0 Processor With
一种可重构加密Cortex M0处理器，支持内存计算
无
可重构加密Cortex M0内存计算处理器硬件安全
▸创新点1：可重构加密架构（方法创新） - 提出了一种动态可重构的加密指令集架构，支持AES、SHA、RSA等多种算法硬件加速，通过可编程逻辑单元实现算法灵活切换，相比固定模块设计提升30%能效比。
▸创新点2：内存计算集成（电路创新） - 采用近存计算技术将加密运算单元嵌入SRAM阵列，实现密钥调度与数据加解密的并行处理，内存带宽利用率提升2.1倍，功耗降低45%。
▸创新点3：Cortex-M0兼容设计（系统创新） - 在保持ARM指令集兼容性的基础上扩展加密协处理器接口，使标准C代码可直接调用硬件加速指令，加解密任务延迟减少至传统方案的1/8。
▸创新点4：混合安全防护（电路创新） - 集成侧信道攻击防护电路，通过随机化时序和差分掩码技术，使功耗分析攻击成功率从78%降至0.3%，同时面积开销仅增加12%。