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JSSC 2018第6期Clocking & PLLs

Digital Fractional N PLLs Based on a Continuous Time Third Order

基于连续时间三阶噪声整数的数字分数N锁相环设计
数字锁相环分数N分频噪声整形连续时间时钟生成
创新点1:连续时间三阶噪声整形技术(方法创新)。该技术通过优化噪声传递函数,显著降低了量化噪声在带内的功率谱密度,相比传统二阶噪声整形,带内相位噪声改善了10dB以上,适用于高精度时钟生成场景。
创新点2:数字分数N分频架构(系统创新)。采用全数字化的分数分频控制环路,实现了亚皮秒级的分辨率,同时通过动态元素匹配技术消除了传统Σ-Δ调制引起的杂散问题,频率合成范围覆盖1MHz-1GHz。
创新点3:高精度时钟生成(电路创新)。基于时间数字转换器(TDC)的混合型鉴相器设计,将时钟抖动控制在100fs RMS以下,结合自适应带宽技术,在工艺角变化下仍保持±5%的稳定性。
创新点4:功耗优化技术(电路创新)。通过事件驱动型电荷泵和分段式压控振荡器(VCO)设计,在1.2V电源电压下将总功耗降低至3.8mW,比同类设计减少40%动态功耗。