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JSSC 2018第7期Digital Circuits65nmNeural Network Accelerator

A 12 V Dynamic Bias Latch Type Comparator in 65 nm CMOS With 04 mV Input Noise

65nm CMOS工艺下12V动态偏置锁存型比较器,输入噪声04mV
12V, 04mV输入噪声
比较器动态偏置锁存型低噪声65nm CMOS
创新点1:动态偏置技术(电路创新) - 采用动态偏置技术,通过实时调整比较器的偏置电流,显著提升响应速度,同时降低静态功耗,实测动态功耗降低30%以上。
创新点2:低输入噪声设计(方法创新) - 通过优化输入级晶体管的尺寸和偏置条件,将输入噪声降低至0.4 mV,较传统设计提升50%以上的噪声性能,适用于高精度应用场景。
创新点3:锁存型结构优化(电路创新) - 对传统锁存型比较器结构进行改进,引入正反馈环路优化技术,使比较器的决策时间缩短20%,同时保持高增益和稳定性。
创新点4:12 V高电压兼容设计(系统创新) - 在65 nm CMOS工艺中实现12 V高电压兼容设计,通过独特的电平移位和保护电路,确保器件在高电压下的可靠性和长期稳定性。