← 返回 JSSC 论文列表JSSC 2018第8期Power Management65nm
A 65 nm CMOS Low Dropout Regulator Featuring 60 dB PSRR Over 10 MHz Frequency R
一篇关于65纳米CMOS低压差稳压器的IEEE JSSC论文，重点研究了60 dB PSRR在10 MHz频率范围内的性能。
60 dB PSRR, 10 MHz频率范围
CMOS低压差稳压器PSRR65nmIEEE JSSC
▸创新点1：电路创新 - 通过优化反馈环路和补偿网络，实现了60 dB PSRR（电源抑制比）在10 MHz频率范围内的显著提升，有效抑制高频噪声干扰。
▸创新点2：工艺创新 - 采用65 nm CMOS工艺，成功将低压差稳压器（LDO）集成到先进制程中，降低了功耗和面积，同时保持了高性能。
▸创新点3：系统创新 - 设计了新型的低压差稳压器架构，结合动态偏置和自适应负载技术，提升了系统的稳定性和效率，适用于高频应用场景。
▸创新点4：方法创新 - 引入多级滤波和噪声整形技术，进一步优化了PSRR性能，确保在宽频率范围内的高性能表现。