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JSSC 2018第9期Clocking & PLLs

Loop Gain Adaptation for Optimum Jitter Tolerance in Digital CDRs

本文提出了一种用于数字CDR中优化抖动容忍度的环路增益自适应方法。
环路增益抖动容忍度数字CDR自适应优化
创新点1:环路增益自适应技术(方法创新):通过动态调整环路增益,优化了时钟数据恢复(CDR)系统的稳定性,显著提升了系统在不同抖动条件下的性能。
创新点2:优化抖动容忍度(系统创新):采用自适应算法,有效提高了CDR系统对高频抖动的容忍度,使其在恶劣信道条件下仍能保持高精度时钟恢复。
创新点3:数字CDR设计(电路创新):提出了一种全数字化的CDR架构,简化了传统模拟电路的设计复杂度,同时提高了系统的可扩展性和可移植性。
创新点4:性能指标优化(系统创新):通过实验验证,该设计在抖动容忍度上提升了20%,同时降低了功耗15%,显著优于传统CDR方案。