JSSC 2018第10期Data Converters40nm

A 66 dB SNDR Pipelined Split ADC in 40 nm CMOS Using a Class AB

40纳米CMOS工艺下采用AB类残差放大器的66dB SNDR流水线分离ADC设计

40nm CMOS, 66dB SNDR

ADCCMOS流水线AB类放大器SNDR

▸电路创新：采用AB类残差放大器，显著提高放大器的线性度和能效，降低功耗的同时保持高增益精度，适用于高精度ADC设计。

▸系统创新：流水线分离ADC架构，通过将ADC模块分离为多个子模块并行处理，提升整体转换速度并优化资源利用率，实现高效信号处理。

▸性能创新：高信噪失真比(SNDR)设计，通过优化电路布局和信号处理算法，达到66 dB的SNDR，确保高精度信号转换和低噪声干扰。

▸工艺创新：基于40 nm CMOS工艺，利用先进制程技术实现高集成度和低功耗，同时保证电路的可靠性和稳定性。