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JSSC 2018第11期Clocking & PLLs

A Background Calibration Technique to Control the Bandwidth of Digital PLLs

一种用于控制数字PLL带宽的背景校准技术
背景校准数字PLL带宽控制自适应调整IEEE JSSC
创新点1:背景校准技术(方法创新) - 提出了一种无需中断PLL正常工作的背景校准技术,通过实时监测相位误差和频率偏差,动态调整环路参数,显著提高了系统的稳定性和精度,校准精度达到±1%以内。
创新点2:数字PLL带宽控制(系统创新) - 设计了一种基于数字信号处理的带宽控制机制,通过可编程滤波器系数和自适应算法,实现了带宽在1MHz至10MHz范围内的动态调节,适应不同应用场景的需求。
创新点3:自适应调整机制(电路创新) - 引入了一种硬件高效的自适应调整电路,利用最小均方(LMS)算法实时优化环路增益,减少了传统方法中的过冲和振荡问题,收敛时间缩短了30%。
创新点4:性能优化(系统创新) - 通过结合背景校准和带宽控制,系统在锁定时间、相位噪声和功耗方面均有显著提升,相位噪声降低至-110dBc/Hz@1MHz偏移,功耗降低20%。