JSSC 2019第1期Data Converters65nmFlash ADC

A 65-nm CMOS 6-bit 25-GSs 75-mW 8x Time-Domain Interpolating Flash ADC With Sequ

65nm CMOS工艺下6位2.5GS/s 8倍时域插值闪存ADC，功耗7.5mW。

65nm CMOS, 0.85V, 2.5GS/s, 7.5mW

闪存ADC时域插值偏移校准65nm CMOS低功耗

▸创新点1：动态放大器结构的电压-时间转换器（VTC）实现时域插值（电路创新）。该设计采用动态放大器结构的VTC，在时域实现线性零交叉（ZX）插值，插值因子高达8倍，显著降低了传统结构所需的前端VTC数量，从而减少功耗和面积。

▸创新点2：顺序斜率匹配偏移校准方案（方法创新）。该方案不仅校准VTC的偏移，还校准插值零交叉（ZX）的精度，通过顺序斜率匹配技术显著提高了ADC的线性度（DNL 0.68 LSB，INL 0.65 LSB）。

▸创新点3：减少前端VTC数量以降低功耗（系统创新）。通过8倍时域插值技术，将前端VTC数量减少至原始结构的1/6，降低了功耗（75 mW）、跟踪保持器（T/H）的负载电容以及校准开销。

▸创新点4：高能效比设计（系统创新）。在65 nm CMOS工艺下实现6-bit 2.5 GS/s性能，功耗仅7.5 mW（0.85 V电源），FoM达74.7 fJ/conversion step，兼顾高速与低功耗。

Abstract

A 6-bit 2.5-GS/s 8 × dynamic interpolating ﬂash analog-to-digital converter (ADC) with an offset calibration technique for interpolated voltage-to-time converters (VTCs) is presented for high-speed applications. The dynamic-ampliﬁer- structured VTC enables linear zero-crossing (ZX) interpolation in the time domain with an interpolation factor of 8, which reduces the number of front-end VTCs to one-sixth the original structure. The reduced number of VTCs lowers the power consumption, load capacit