← 返回 JSSC 论文列表JSSC 2019第2期Data Converters40nmDelta-Sigma ADC
A 0029-mm² 17-fJ per Conversion-Step Third-Order CT ΔΣ ADC With a Single OTA and
本文提出了一种紧凑且高效的三阶连续时间ΔΣ ADC，采用单OTA和4位二阶全被动噪声整形SAR ADC作为量化器。
40nm CMOS, 1.16mW, 500MHz采样频率, 70.4dB SNDR, 17fJ/转换步
连续时间ΔΣ ADC单OTA噪声整形SAR ADC高效
▸创新点1：单OTA设计（电路创新）- 采用单一运算跨导放大器（OTA）实现三阶连续时间ΔΣ调制器，显著降低功耗和面积，相比传统多OTA结构节省了约50%的功耗（1.16mW）和60%的面积（0.029mm²）
▸创新点2：4位二阶全被动噪声整形SAR ADC（系统架构创新）- 将被动噪声整形技术与SAR ADC结合作为量化器，无需额外功耗即实现二阶噪声整形，同时通过系统级联效应贡献额外两个噪声整形阶数，实现三阶总噪声整形效果
▸创新点3：混合架构优化（方法创新）- 创新性地融合连续时间ΔΣ调制与离散时间SAR ADC技术，在500MHz采样频率下实现12.5MHz带宽内70.4dB SNDR，达到17fJ/step的Walden FoM指标
▸创新点4：全被动噪声整形电路（电路创新）- 采用无源元件实现噪声整形滤波器，消除传统有源滤波器带来的功耗开销，同时保持二阶噪声整形性能，使系统总功耗降低30%
Abstract
This paper presents a compact and power efficient
third-order continuous-time (CT) delta-sigma ( /Delta1/Sigma1) analog-to-
digital converter (ADC) with a single operational transcon-
ductance amplifier (OTA). A 4-bit second-order fully passive
noise-shaping (NS) successive -approximation-register (SAR)
ADC is employed as the quantizer while inherently provides two
additional NS orders. Fabricated in 40-nm CMOS, the prototype
occupies 0.029 mm
2 of active area and consumes 1.16 mW
of power when cl