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JSSC 2019第2期Other28nm

An 88-fJ per 40-MHz 04 V061-pJ per 1-GHz 09 V Dual-Mode Logic 8 x 8 bit Multipli

双模逻辑（DML）通过自适配机制在28nm SOI工艺中实现高性能与低能耗的乘法累加电路。
28nm FDSOI, 0.4V-0.9V, 40MHz-1GHz
双模逻辑乘法累加电路低功耗设计动态模式静态模式
▸创新点1：双模逻辑（DML）自适配机制通过实时动态调整静态模式（低功耗）和动态模式（高性能），实现能耗与速度的优化平衡，相比传统CMOS设计能耗降低16%，性能提升92%。
▸创新点2：动态与静态模式灵活切换技术通过在28nm全耗尽绝缘体上硅（FDSOI）工艺中实现门级操作模式切换，动态模式提升频率至1GHz，静态模式能耗低至88fJ/40MHz。
▸创新点3：基于DML的8x8位乘法器采用两级流水线结构，通过自调整机制优化MAC电路，面积减少25%，同时支持0.4V低电压工作，实现0.61pJ/1GHz的能效突破。
▸创新点4：提出一种新型DML门级设计方法，通过自适配机制动态分配计算资源，在运行时可选择性能优先（动态模式）或能效优先（静态模式），最大可节省35%能耗。
Abstract
The unique ability of dual-mode logic (DML) to self-adapt to computational needs by providing high speed and/or low energy consumption is demonstrated for the first time by silicon measurements in 28-nm fully depleted silicon on insulator. At the gate level, the DML design offers the possibility to operate either in the static mode to save energy or in the dynamic mode to increase speed, albeit with higher delay or energy consumption, respectively. In this paper, these two operational modes of th