JSSC 2019第3期Data Converters65nmSAR ADCDAC

A Compact 10-b SAR ADC With Unit-Length Capacitors and a Passive FIR Filter

本文提出了一种采用单位长度电容和被动FIR滤波器的紧凑型10位SAR ADC，实现了高线性度和小面积。

65nm CMOS, 10/30 MS/s, 9.18/9.10 ENOB, 4.1/4.4 fJ per conversion-step

SAR ADC单位长度电容器被动FIR滤波器抗混叠紧凑设计

▸创新点1：单位长度电容器实现（电路创新）。采用单位长度电容器替代传统单位电容器阵列，显著减少元件数量和芯片面积（LSB电容仅125 aF），同时保持高线性度（INL 0.39 LSB/DNL 0.55 LSB）和75 dB SFDR。

▸创新点2：被动FIR滤波器用于抗混叠（系统创新）。通过无源电荷共享网络实现15抽头FIR滤波器，仅需时钟相位生成和开关驱动功耗，实现>42 dB带外抑制和4倍抽取，面积仅53×90 µm。

▸创新点3：三维堆叠布局优化（方法创新）。将ADC核心电路垂直集成在电容器下方，突破平面布局限制，使10位SAR ADC面积压缩至36×36 µm，FoM达4.1-4.4 fJ/conv-step。

▸创新点4：混合信号协同设计（系统创新）。ADC与滤波器采用联合优化设计，在10 MS/s输出速率下总功耗仅39.2µW，实现面积-功耗-性能的帕累托最优。

Abstract

This paper presents a compact 10-b successive approximation register analog-to-digital converter (SAR ADC) in 65-nm CMOS with an integrated passive ﬁnite impulse response (FIR) ﬁlter for anti-aliasing. Conventional switched- capacitor digital-to-analog converters (DACs) are usually imple- mented with unit elements for the best matching performance, at the cost of increased chip area. Instead, this paper proposes a unit-length capacitor implementation, which minimizes the number of components and