← 返回 JSSC 论文列表JSSC 2019第4期Clocking & PLLs65nm
A Unified Clock and Switched-Capacitor-BasedPower Delivery Architecture for Vari
提出一种结合时钟和电容开关技术的电源架构，显著降低电压保护带需求
16% Vdd降低/94% Vdd裕度恢复/3.2倍频率提升
电源架构电容开关技术时钟调控近阈值电压ARM Cortex-M0
▸创新点1：系统创新 - 提出了一种全数字化的时钟与电源联合调控单回路架构（UniCaP-SC），将开关电容电压控制与时钟频率调节集成于单一控制环路，通过动态协同调节显著降低电压保护带需求（实测恢复94% Vdd裕度）。
▸创新点2：电路创新 - 采用无额外去耦电容的全集成设计，通过开关电容电压转换器实现连续可调的Vdd供给，消除传统方案中面积开销大的片外decoupling电容，在65nm CMOS工艺下实现完整系统集成。
▸创新点3：应用创新 - 针对近阈值电压（NTV）ARM Cortex-M0处理器进行优化，在低电压物联网场景中实现16%的Vdd降低或3.2倍时钟频率提升，显著改善能效比（能量延迟积）。
▸创新点4：方法创新 - 开发数字化的开关电容电压-频率联合控制算法，通过实时监测系统状态动态调整工作点，相比传统分立控制方案减少30%以上响应延迟。
Abstract
Correctly operating digital SoC domains at their
target frequencies require the addition of supply voltage ( Vdd)
guardbands to account for supply droop events and temper-
ature variation. These guardbands degrade processor energy
efficiency, especially in low-voltage sensor and IoT applications
due to increased delay sensitivity to temperature and V
dd
variation. In this paper, we present an all-digital unified clock
and power (UniCaP-SC) architecture that combines switched-
capacitor (SC)-based