← 返回 JSSC 论文列表JSSC 2019第5期Data Converters65nmSAR ADC
A 12-Bit 300-MSs Single-Channel Pipelined-SAR ADC With an Open-Loop MDAC
提出一种新型12位300MS/s单通道流水线-SAR ADC，采用开环MDAC设计，提升速度与能效。
12位, 300MS/s, 63.6dB SNDR, 12.5mW, 1.2V
流水线-SAR ADC开环MDAC高速能效校准
▸创新点1：新型环路展开架构（系统创新） - 采用环路展开技术替代传统SAR ADC的逐次逼近过程，显著提升第一级SAR ADC的转换速度，解决了传统架构因SAR操作速度慢导致的采样速率瓶颈，支持300-MS/s的高采样率。
▸创新点2：分电容技术（电路创新） - 在SAR ADC中引入分电容设计，优化电容阵列的切换时序和功耗分布，降低比较器负载，同时保持12-bit精度，提升整体能效至34 fJ/conversion-step。
▸创新点3：开环MDAC校准方案（方法创新） - 设计基于电阻的开环MDAC结构，结合新型校准算法，有效补偿开环架构的非线性误差，在降低功耗（12.5 mW@1.2V）的同时实现63.6 dB的SNDR（10MHz输入）。
▸创新点4：单通道高速实现（系统创新） - 通过上述技术协同优化，在65nm工艺下实现单通道300-MS/s的采样率，成为当前最快的流水线-SAR ADC设计之一，突破多通道并联的传统提速限制。
Abstract
Compared to pipelined analog-to-digital convert-
ers (ADCs), pipelined- successive approximation register (SAR)
ADCs have been actively explored for better energy efficiency
in recent years. Nonetheless, the pipelined-SAR architecture
inherently limits the sampling speed of the ADC due to the slow
operation of the first SAR ADC, which becomes an increasingly
important limitation with the recent expansion of high-speed
applications. In this paper, we introduce our new design of a
pipelined-SAR ADC