← 返回 JSSC 论文列表JSSC 2019第5期RF & Wireless65nm
A 32-Unit 240-GHz Heterodyne Receiver Array in 65-nm CMOS With Array-Wide Phase
一款采用65nm CMOS工艺的32单元240GHz外差接收器阵列，具有阵列级相位锁定功能。
65nm CMOS, 240GHz, 32单元, 980mW功耗, -84dBc/Hz相位噪声(1MHz偏移), 58fW单单元灵敏度
太赫兹接收器相位锁定阵列CMOS集成电路外差接收机波束成形
▸创新点1：小型化外差接收单元设计（方法创新）。通过多功能接收结构实现LO生成、单元间LO同步、输入波耦合和频率下转换的集成，单元尺寸仅为λ/4×λ/2，面积效率提升4倍以上，支持双独立波束并发控制。
▸创新点2：基于强耦合2D LO网络的高可扩展性（系统创新）。采用分布式LO网络架构，仅需简单堆叠接收单元即可实现阵列扩展，实测32单元相位锁定误差<1°，相位噪声-84dBc/Hz@1MHz，阵列规模可线性增长。
▸创新点3：去中心化设计实现低相位噪声（电路创新）。相比传统集中式LO分配，分布式设计使转换损耗保持恒定（±0.5dB波动），相位噪声降低6dB，同时维持980mW总功耗。
▸创新点4：阵列级相位锁定技术（系统创新）。通过75MHz参考时钟同步240GHz LO网络，实现与外部太赫兹发射机的相位相干配对，相位灵敏度达58fW，较传统平方律探测器提升4300倍。
Abstract
This paper reports a 32-unit phase-locked dense
heterodyne receiver array at fRF = 240 GHz. To synthesize a
large receiving aperture without large sidelobe response, this chip
has the following two features. The first feature is the small size
of the heterodyne receiver unit, which is only λ
fRF /4 × λfRF /2.
It allows for the integration of two interleaved 4 × 4 arrays
within a 1.2 mm 2 die area for concurrent steering of two
independent beams. Such unit compactness is enabled by the
multi-funct