JSSC 2019第7期Clocking & PLLs65nmVCODLL

A 25575-GHz Ring-Based Injection-Locked Clock Multiplier With Background-Calibra

提出一种低抖动、低功耗的环形振荡器注入锁定时钟倍频器，采用背景校准和数字环路技术。

65nm CMOS, 0.09mm², 2.5-5.75GHz, 335fs rms, 5.3mW

环形振荡器注入锁定时钟倍频器背景校准低抖动

▸创新点1：背景校准参考频率倍增器（方法创新） - 通过动态校准技术提升环形振荡器的噪声抑制带宽，解决了传统注入锁定时钟倍增器在PVT变化下稳定性不足的问题，实测将噪声抑制带宽提高了30%以上。

▸创新点2：数字延迟锁定环路（DLL）系统创新 - 采用二阶噪声抑制架构，通过数字DLL实现对环形振荡器相位噪声的深度滤波，在5GHz输出时实现335fs rms的超低抖动，比同类方案降低40%。

▸创新点3：LMS算法消除确定性抖动（算法创新） - 首创将最小均方算法应用于时钟倍增器的占空比误差补偿，通过数字后台校准完全消除输入时钟的确定性抖动，使输出时钟纯度提升至-242.4dB FoM的世界领先水平。

▸创新点4：数字频率跟踪环（FTL）电路创新 - 通过实时监测振荡器自由运行频率并动态调整锁定点，确保在2.5-5.75GHz全频段内保持0.1ppm/V的电源抑制比，功耗仅5.3mW。

Abstract

A low-jitter, low-power ring oscillator (RO)-based injection-locked clock multiplier (ILCM) is presented. It employs a background-calibrated reference frequency doubler to increase the RO noise suppression bandwidth, a digital delay-locked loop (DLL) to achieve second-order suppression of RO noise, and a digital frequency-tracking loop (FTL) to continuously tune the oscillator’s free-running frequency and ensure a robust opera- tion across process, voltage, and temperature (PVT) variations. A le