← 返回 JSSC 论文列表JSSC 2019第9期Clocking & PLLs65nmPLL
A 12 GHz Computational-Locking ADPLL With Sub-20-Cycle Locktime Across PVT Varia
提出计算锁定技术，实现快速频率和相位锁定的全数字锁相环。
1–2 GHz, 12 TREFCLK (re-lock), 16 TREFCLK (cold-start)
全数字锁相环计算锁定快速锁定PVT适应65nm CMOS
▸创新点1：计算锁定技术（C-lock）通过实时求解相位-频率更新方程组，显著缩短锁定时间至12-16个参考时钟周期（传统PLL依赖线性反馈控制，锁定时间更长），属于算法层面的突破。
▸创新点2：锁加速器模块（lock-accelerator）在冷启动和重新锁定场景下动态工作，不影响PLL稳态性能（如相位噪声、抖动），实现了锁定速度与稳态性能的解耦设计，属于电路架构创新。
▸创新点3：运行时自适应PVT变化能力，通过计算锁定实时调整参数，在65nm CMOS工艺下验证了50,000次测试中稳定的12 T<sub>REFCLK</sub>重新锁定时间，体现系统级鲁棒性创新。
▸创新点4：1-2 GHz宽频带操作与多芯片测试验证，证明该技术适用于时钟生成等实际应用场景，扩展了全数字PLL（ADPLL）的设计范式。
Abstract
This paper proposes computational locking (C-lock)
in all-digital phase-locked loops (PLLs) to achieve rapid
frequency and phase lock acquisition. The proposed approach
employs a “lock-accelerator” module that accelerates lock-
times ( T
lock) in both cold-start (PLL power-up) and re-lock
scenarios without impacting steady-state PLL performance.
The key premise underlying C-lock is that solving a system
of accurate phase-frequency update equations at run-time
provides superior lock performance c