← 返回 JSSC 论文列表JSSC 2019第9期Power Management65nmPLL
A 320-fs RMS Jitter and 75-dBc Reference-Spur Ring-DCO-Based Digital PLL Using a
基于环形DCO的数字PLL实现低抖动和低参考杂散
65nm CMOS, 2.4GHz, 320fs RMS jitter, -75dBc reference spur, 6.0mW
数字锁相环环形振荡器时间数字转换器低抖动低参考杂散
▸创新点1：最优阈值时间数字转换器(OT TDC)（方法创新） - 该论文提出了一种新型的OT TDC设计，通过动态调整阈值来最小化量化误差，显著提高了时间测量的精度，同时保持低功耗特性，实现了320 fs的RMS抖动性能。
▸创新点2：背景连续校正阈值和相位校正增益（系统创新） - 采用背景连续校正技术，实时优化TDC阈值和环路相位校正增益，确保系统在温度和电源变化下仍能维持高性能（-75 dBc参考杂散），提升了系统的鲁棒性和稳定性。
▸创新点3：低功耗设计（电路创新） - 通过优化电路结构和控制逻辑，在65-nm CMOS工艺下实现了仅6.0 mW的功耗，同时兼顾了高性能（0.055 mm²的活跃面积），展示了高效的功耗-性能平衡。
▸创新点4：环形DCO架构（电路创新） - 采用基于环形振荡器的DCO设计，结合数字控制技术，实现了高频率（2.4 GHz）输出和低抖动，为整数-N DPLL提供了紧凑且可扩展的实现方案。
Abstract
This paper presents a ring-type, digitally controlled
oscillator (DCO)-based integer- N digital phase-locked
loop (DPLL) that can achieve low jitter and low reference
spur concurrently. In order to minimize the quantization error,
while consuming a small amount of power, this work presents
an optimal-threshold (OT) tim e-to-digital converter (TDC).
The thresholds of the OT TDC and the phase-correction gain
of the loop are corrected continuously in the background.
The PLL was fabricated in a 65-n